연산 증폭기 기본사항(opamp)

소개

일반적으로 연산 증폭기로 알려진 연산 증폭기는 높은 이득, 높은 입력 임피던스 및 낮은 출력 임피던스를 특징으로하는 2 입력 단일 출력 차동 전압 증폭기입니다.

연산 증폭기는 아날로그 컴퓨터에서 유래했으며 주로 수학적 연산을 수행하는 데 사용 되었기 때문에 그렇게 불립니다. 피드백 회로와 바이어스에 따라 연산 증폭기는 더하기, 빼기, 곱하기, 나누기, 부정하고 흥미롭게도 미분 및 통합과 같은 미적분 연산을 수행하도록 만들 수 있습니다.

오늘날 연산 증폭기는 전자 회로에서 매우 인기있는 구성 요소입니다. 연산 증폭기는 AC 및 DC 신호 증폭, 필터, 발진기, 전압 조정기, 비교기와 같은 다양한 애플리케이션과 대부분의 소비자 및 산업용 장치에 사용됩니다. 연산 증폭기는 온도 변화 또는 제조 변동에 거의 의존하지 않으므로 전자 회로에서 이상적인 구성 요소입니다.

연산 증폭기의 기본 회로는 위 그림과 같습니다. 연산 증폭기에는 차동 증폭기 입력 단계와 이미 터 팔로워 출력 단계가 있습니다. 실제 연산 증폭기 회로는 위에 표시된 기본 연산 증폭기 회로보다 훨씬 복잡합니다.

트랜지스터 Q1 및 Q2는 차동 증폭기를 형성하며, 차 입력 전압은 Q1 및 Q2의베이스 단자에 적용됩니다. 트랜지스터 Q3는 이미 터 팔로워로 작동하며 낮은 출력 임피던스를 제공합니다.

기본 연산 증폭기 회로 V OUT의 출력 은 다음과 같이 제공됩니다.

 

V OUT = V CC – V RC – V BE3

V OUT = V CC – IC2 * RC – V BE

여기서 VRC 는 저항 RC 의 전압이고 VBE3 은 트랜지스터 Q3의 베이스 이미터 전압입니다.

트랜지스터 Q1 및 Q2가 일치하는 트랜지스터라고 가정합니다. 즉, 동일한 VBE 레벨과 동일한 전류 이득을 갖습니다. 

두 트랜지스터의 기본 단자가 접지에 연결되면 이미 터 전류 I E1 및 I E2 가 같고 I E1 및 I E2 모두 공통 저항 R E를 통해 흐릅니다 . 이미 터 전류는 관계식으로 제공됩니다.

I E1 + I E2 = V RE / R E

 

Q1 및 Q2베이스가 모두 접지에 연결된 경우

0-V BE – V RE + V EE = 0

즉 V RE = V EE -V BE

따라서 I E1 + I E2 = (V EE – V BE ) / R E

 

비 반전 입력 단자에 양의 전압이인가되면 Q1의베이스는 입력 전압에 의해 풀업되고 이미 터 단자는 입력 신호를 따릅니다. Q1과 Q2 이미 터가 함께 연결되어 있기 때문에 Q2의 이미 터도 비 반전 단자의 양의 입력에 의해 풀업됩니다. Q2의베이스는 접지되어 있으므로 이미 터의 양의 전압은베이스 이미 터 전압 V BE2를 감소시킵니다 . V BE2 의 감소 는 이미 터 전류 I E2 를 감소시키고 결과적으로 I C2 도 감소시킵니다.

핀 # 3의 양의 입력은 양의 출력을 제공하므로 비 반전 입력 단자라는 이름이 붙습니다.

 

연산 증폭기 기호

1. 입력 신호가 접지에 연결된 다른 입력 단자의 입력 단자 중 하나에 적용되는 경우 작동을 "단일 종단"이라고합니다.

단일 종단 작동에서 단일 입력이 적용되면 공통 이미 터 연결로 인해 두 트랜지스터를 모두 구동합니다. 따라서 얻은 출력은 두 수집기에 의해 구동됩니다.

2. 2개의 입력 신호가 2 개의 입력 단자에 적용되는 경우 작동을 "더블 엔드"라고 합니다.

이중 종단 작동에서 두 입력 단자에 적용된 입력의 차이는 트랜지스터를 구동하고 얻은 출력은 두 콜렉터에 의해 구동됩니다.

두 입력에 동일한 입력이 적용되는 경우 작동을 "공통 모드"라고합니다. 공통 모드 작동에서 두 입력 단자의 공통 입력 신호는 각 콜렉터에서 반대 신호를 생성합니다. 이러한 신호는 취소되어 출력 신호가 0이됩니다. 실제로 반대 신호는 서로를 완전히 상쇄하지 않으며 작은 신호가 출력됩니다.

 

트랜지스터를 사용한 차동증폭기

모든 연산 증폭기는 입력 단계에서 차동 증폭기로 구성됩니다. 두 개의 서로 다른 전압 신호가 연산 증폭기의 두 입력 단자에 적용되는 경우 결과 출력 신호는 두 신호 간의 "차이"에 비례합니다. 따라서 차동 증폭기는 공통 기준에 대해 측정 된 두 전압 간의 차이를 증폭합니다. 연산 증폭기의 차동 증폭기 단계는 다음과 같습니다.

Basic differential amplifier circuit

두 트랜지스터 Q1과 Q2는 동일한 특성을 가지고 있습니다. 2 개의 입력 신호 V i1 및 V i2 는 각각 Q1 및 Q2의베이스 단자에 적용됩니다. 차동 증폭기에는 두 개의 출력 단자 V O1 및 V O2가 있습니다.

이상적으로는 두 입력이 동일 할 때 출력 전압이 0입니다. V i1 이 V i2 보다 크면 출력 단자 V O1 은 양수이고 V O2 는 음수가됩니다. V i2 가 V i1 보다 크면 출력 단자 V O2 는 V O1에 대해 양수가 됩니다.

 

V 출력 O가 주어진다,

VO = AD (Vi1 – Vi2)

여기서 AD 는 차동 이득입니다.

 

차동 증폭기는 다음 네 가지 방법으로 구성 할 수 있습니다.

• 듀얼 입력 평형 출력 차동 증폭기.
• 듀얼 입력 불평형 출력 차동 증폭기.
• 단일 입력 평형 출력 차동 증폭기.
• 단일 입력 불평형 출력 차동 증폭기.

공통 모드 이득

동일한 입력 전압 신호가 두 입력 단자에 적용되는 경우이 동작을 "공통 모드"동작이라고합니다. 공통 모드 신호는 일반적으로 간섭 또는 정적 신호입니다. 공통 모드 이득은 공통 모드 입력을 공통 모드 입력 전압으로 나눈 출력 전압 변화입니다.

차동 증폭기는 두 입력에 적용되는 차이 전압의 큰 증폭을 제공하지만 공통 모드 입력 신호를 구별합니다. 즉, 공통 모드 신호의 증폭을 거부합니다.

공통 모드 신호를 거부하는 차동 증폭기의 기능은 공통 모드 거부 비율 (CMRR)로 표현됩니다. CMRR 값이 높을수록 공통 모드 신호를 거부하는 능력이 더 우수합니다. 따라서 노이즈 또는 간섭 픽업과 같은 원치 않는 신호는 입력 단자 모두에 공통적으로 나타나고이 신호가 출력에 미치는 영향은 0이됩니다. CMRR은 차동 증폭기의 공통 모드 이득에 대한 차동 이득의 비율입니다.

 

Cmrr A 500 / A 100

여기서 A D = V O / (V i1 – V i2 )

그리고 A C = VO (CM) / V i (CM)

 

이상적인 연산 증폭기 등가회로

이상적인 연산 증폭기의 등가 회로는 위에 나와 있습니다. 입력 전압 V DIFF 는 차 전압 (V 1 -V 2 )입니다. Z in 은 입력 임피던스이고 Z out 은 출력 임피던스입니다. 게인 매개 변수 A를 개방 루프 게인이라고합니다. 연산 증폭기가 출력에서 ​​입력 중 하나에 대한 피드백이없는 경우 개방 루프 구성에서 작동한다고합니다.

이상적인 연산 증폭기는 무한 개방 루프 이득, 무한 입력 임피던스, 제로 출력 임피던스, 무한 전압 스윙, 무한 대역폭, 무한 슬루율 및 제로 입력 오프셋 전압을 나타냅니다.

 

연산 증폭기 특성

입력 임피던스 (Z in )

이상적인 연산 증폭기는 전원에서 연산 증폭기 회로로의 전류 흐름을 방지하기 위해 무한 입력 임피던스를 가지고 있습니다. 그러나 연산 증폭기가 선형 애플리케이션에서 사용되는 경우 일부 형태의 네거티브 피드백이 외부에서 제공됩니다. 이 부정적인 피드백으로 인해 입력 임피던스는

Z in = (1 + A OL β) Z i

여기서 Z in 은 피드백이없는 입력 임피던스입니다.

 

OL은 개방 루프 이득

β는 피드백 계수 (전압 팔로워의 경우 1)입니다.

연산 증폭기의 입력에 연결된 신호 소스의 임피던스는 신호 손실을 방지하기 위해 증폭기 입력 임피던스보다 훨씬 작아야 합니다.

 

출력 임피던스 (Z out )

이상적인 연산 증폭기는 출력 임피던스가 0입니다. 이는 출력 전압이 출력 전류와 무관하다는 것을 의미합니다. 따라서 이상적인 연산 증폭기는 내부 저항이 0 인 완벽한 내부 전압 소스로 작동 할 수 있으므로 최대 전류가 부하로 구동 될 수 있습니다.

실제로 연산 증폭기의 출력 임피던스는 네거티브 피드백의 영향을받으며 다음과 같이 주어집니다.

Z 출력 = Z o / (1 + A OL β)

​

여기서 Z o 는 피드백이없는 연산 증폭기의 출력 임피던스입니다.

OL은 개방 루프 이득

β는 피드백 인자입니다.

연산 증폭기의 출력에 연결된 부하 임피던스는 회로 출력 임피던스보다 훨씬 커야 Z out 에서 전압 강하로 인한 심각한 출력 손실을 방지 할 수 있습니다.

 

개방 루프 이득 (A VO )

연산 증폭기의 개방 루프 이득은 출력에서 ​​입력으로의 피드백이 없을 때 연산 증폭기의 이득으로 정의됩니다. 이상적인 연산 증폭기의 경우 이득은 이론적으로 무한하지만 실제 값 범위는 20,000 ~ 200,000입니다.

 

대역폭 (BW)

이상적인 연산 증폭기는 DC에서 가장 높은 AC 주파수까지 모든 주파수 신호를 증폭 할 수 있으므로 무한 주파수 응답을 갖습니다. 따라서 이상적인 연산 증폭기의 대역폭은 무한해야합니다. 실제 회로에서 연산 증폭기의 대역폭은 이득 대역폭 곱 (GB)에 의해 제한됩니다.

 

CMRR (공통 모드 제거율)

CMRR은 공통 모드 입력 신호를 거부하는 연산 증폭기의 기능으로 정의됩니다. CMRR은 연산 증폭기의 중요한 척도입니다. 이상적인 연산 증폭기는 무한 CMRR을 갖습니다. 실제 회로에서 CMRR은 다음과 같이 제공됩니다.

로그 CMRR 20 = 10 (A D | A / C dB를 |)

여기서 A D 는 차동 이득이고 A C 는 연산 증폭기의 공통 모드 이득입니다.

 

오프셋 전압 (V IO )

입력 오프셋 전압은 접지와 관련하여 출력을 0V로 만들기 위해 입력 단자간에 필요한 차동 DC 전압을 정의합니다. 이상적인 연산 증폭기는 오프셋 전압이 0 인 반면 실제 연산 증폭기는 약간의 오프셋을 보여줍니다.

 

슬루율

슬루율은 단위 시간당 출력 전압의 최대 변화로 정의되며 초당 볼트로 표시됩니다. 이상적인 연산 증폭기는 무한 슬 루율을 갖습니다. 실제 연산 증폭기에서 슬 루율은 본질적으로 연산 증폭기의 작은 내부 구동 전류와 고주파 진동을 보상하도록 설계된 내부 커패시턴스에 의해 제한됩니다.

 

연산 증폭기 특성표

 

연산 증폭기 주파수 응답

개방 루프 이득 A OL 은 모든 주파수에 대해 일정하지 않습니다. 실제 연산 증폭기에는 주파수 종속적 인 개방 루프 이득이 있습니다. 실제 연산 증폭기의 주파수 응답 곡선은 다음과 같습니다.

위의 곡선에서 이득과 주파수의 곱은 곡선을 따라 어느 지점에서나 일정하다는 것을 알 수 있습니다. 이 상수를 GB (Gain-Bandwidth Product)라고합니다. 또한 곡선을 따라 어느 지점에서나 증폭기의 이득은 단위 이득 (0dB) 주파수에 의해 결정됩니다.

 

연산 증폭기 대역폭

연산 증폭기의 대역폭은 증폭기의 전압 이득이 최대 출력 값의 -3dB (최대 값은 0dB) 이상인 주파수 범위로 정의됩니다.

위 그림에서 A V (max) 의 -3dB는 37dB로 표시됩니다. 37dB 라인은 10kHz 이상의 주파수에서 곡선과 교차합니다. 이 주파수는 증폭기의 GB 곱을 알고있는 경우 더 정확하게 계산할 수 있습니다. 개방 루프 이득은 입력 신호의 주파수가 증가함에 따라 감소한다는 것을 알 수 있습니다. 주파수는 로그 스케일로 표시되며 주파수가 로그로 증가함에 따라 이득은 선형 적으로 감소합니다. 연산 증폭기의 이득 감소율은 10 년당 20dB로 알려져 있습니다.

 

연산 증폭기 애플리케이션

연산 증폭기는 전자 회로에서 널리 사용되는 빌딩 블록이며 대부분의 소비자 및 산업용 전자 시스템에서 응용 분야를 찾습니다. 연산 증폭기는 반전, 비 반전, 차동, 합산 등과 같은 다양한 유형의 신호 증폭기로 작동하도록 구성 할 수있을뿐만 아니라 더하기, 빼기, 곱하기, 나누기, 미분 및 통합과 같은 수학적 연산을 수행하는데도 사용됩니다. .

연산 증폭기는 능동 필터의 구성에 사용될 수 있으며, 고역 통과, 저역 통과, 대역 통과, 대역 거부 및 지연 기능을 제공합니다. 연산 증폭기의 높은 입력 임피던스와 이득을 통해 요소 값을 간단하게 계산할 수 있으며 필터 또는 후속 단계의 부하 효과에 거의 관심이없는 원하는 필터 토폴로지를 정확하게 구현할 수 있습니다.

연산 증폭기는 필요한 경우 비교기로 작동하도록 강제 할 수 있습니다. 입력 전압 사이의 가장 작은 차이는 상당히 증폭됩니다.

연산 증폭기는 Wein 브리지 발진기와 같은 발진기 구성에 사용됩니다. 연산 증폭기는 로그 및 반 로그 증폭기와 같은 비선형 회로에도 사용됩니다.

연산 증폭기는 전압 소스, 전류 소스 및 전류 싱크와 DC 및 AC 전압계로 애플리케이션을 찾습니다. 연산 증폭기는 정밀 정류기, 클램핑 회로 및 샘플 앤 홀드 회로와 같은 신호 처리 회로에도 사용됩니다.

 

연산 증폭기 요약

연산 증폭기는 매우 높은 이득의 DC 차동 증폭기입니다. 대부분의 연산 증폭기가 작동하려면 양극 및 음극 전원 공급 장치가 모두 필요합니다. 연산 증폭기는 원하는 응답과 특성을 얻기 위해 하나 이상의 외부 피드백 및 전압 바이어스를 통해 구성 할 수 있습니다.

기본 연산 증폭기 구성은 전원 연결을 제외한 3 개의 터미널 장치입니다. 연산 증폭기는 입력 단자에 적용된 전압 신호 간의 차이를 감지 한 다음 미리 결정된 이득으로 증폭합니다. 이 이득을 종종 "개방 루프"이득이라고합니다. 출력과 연산 증폭기의 하나의 입력 단자 사이에 저항 또는 반응 구성 요소를 연결하여 개방 루프를 닫으면이 개방 루프 이득을 크게 줄이고 제어합니다.

이상적인 연산 증폭기에는 무한 개방 루프 이득, 무한 입력 임피던스, 제로 출력 임피던스, 무한 대역폭, 무한 슬 루율 및 제로 오프셋이 있습니다. 실용적인 연산 증폭기는 높은 개방 루프 이득, 높은 입력 임피던스 및 낮은 출력 임피던스를 나타냅니다. 다양한 용도로 인해 Op-amp는 저항기 및 커패시터와 함께 사용되어 반전, 비 반전, 전압 추종, 합산, 빼기, 적분 및 차별화 유형 증폭기와 같은 기능 회로를 구축합니다.